ラティスNEWS 2010年3月

LatticeECP3 FPGAファミリのご紹介

高価値、低消費電力のLatticeECP3 FPGAファミリの発売からまだ1年足らずですが、このミッドレンジ・デバイスはすでにフル生産されており、Electronic Products誌の"Product of the Year"を受賞するなど業界での認知度も高まっています。

デバイス設計時の慎重な選択と小さいダイサイズにより、この種のデバイスにとって貴重な消費電力とコストを抑えながら、設計者は高速シリアルI/Oと高い処理能力を活用できます。たとえば、LatticeECP3 FPGAファミリは消費電力を抑制するため、可変チャネル長、最適化された省電力トランジスタ、および改良された配線アルゴリズムとデフォルトを使用しています。その結果、競合他社のSERDES対応FPGAと比較して、ECP3の総消費電力は代表的な設計において50%以上削減されています。

低消費電力ECP3 FPGAファミリを構成する5つのデバイスはすべて、標準規格準拠のマルチプロトコル3G SERDES、ミッドレンジFPGAで業界唯一のDDR3メモリインターフェイス、高性能でカスケード可能なDSPスライスを搭載しているため、高性能RF、ベースバンド、および画像信号処理に最適です。ECP3 FPGAにはミッドレンジFPGAファミリで最速となるトグル周波数1 GbpsのLVDS I/O、および最大6.8 Mbitsの組み込みメモリも搭載されています。ロジック規模は17K LUT～149K LUTで、ユーザI/Oは最大586あります。すべてのECP3ファミリは、Fujitsuの先進の低電力プロセス技術を使用して生産されています。

ECP3 FPGAファミリは、次のような高性能機能を持っています。

• 10 GbE XAUIジッタ規格に準拠し、SERDESクワッドごとに複数プロトコルの混在が可能な3.2 Gbps SERDES。これにはたとえば、PCI Express、CPRI、OBSAI、XAUI、Serial RapidIO [EN]、ギガビットイーサネットなどを含む。
• SERDES/PCSブロックは、Remote Radio Head [EN]接続の無線基地局で使用される、低遅延変動CPRIリンク設計に対応した設計。
• SMPTEシリアル・デジタルインターフェイス(SDI)規格に準拠し、SERDESチャンネルとは独立して3G、HD、およびSDビデオ放送信号をサポートする比類ない機能。トリプルレートのサポートはオーバーサンプリング技術なしで処理され、消費電力は最小限。
• DSPブロックは最大36×36の乗算が可能で、アキュムレート機能は500MHzで動作。DSPスライスには革新的なカスケード機能も搭載され、FPGAロジックが性能上のボトルネックにならない、幅広いALUと加算器ツリー機能を実装可能。
• リード/ライト・レベリングを内蔵した800 Mbps DDR3メモリインターフェイス。
• 入力遅延ブロックを持ち、高性能ADC/DACとのインターフェイスが可能な1 Gbps LVDS I/O

こうした機能を持つLatticeECP3 FPGAファミリは、コストと消費電力に制約のある無線インフラストラクチャと無線アクセス機器、およびビデオや静止画などの各アプリケーションの量産に最適です。

ECP3ファミリは、IPコア（PCI Express、CPRI、CFR/DPDなど）や開発キットなどの総合的なエコシステムでサポートされています。ECP3 FPGAファミリ、IPコア、開発キットの詳細については、ラティスのウェブサイトをご覧ください。