ラティスNEWS 2010年2月

LatticeECP3 DDR3 SDRAMコントローラIPコアを発売

業界唯一のDDR3メモリコントローラを持つ低コストFPGAが、DDR3デバイスとDDR3 DIMMの両方のインターフェイスをサポート

ラティスは、フルフィーチャのDDR3 SDRAMコントローラ [EN]IPコアを発売しました。この汎用メモリコントローラは、JESD79-3C DDR3 SDRAM規格に準拠した業界標準のDDR3メモリデバイス/モジュールとインターフェイス可能で、ユーザアプリケーション向けの汎用コマンドインターフェイスを提供します。DDR3 SDRAMは次世代DDR SDRAMメモリ技術であり、高速でSSOノイズが少なく、SDRAMへの信号を低スキューのツリー分配の代わりに“フライバイ”ルーティングとすることで、配線が減少しています。このコアでは、DDR3メモリコントローラとその他のアプリケーション回路との統合に必要な手間が減り、DDR3メモリインターフェイスを直接扱う必要がほとんどありません。

LatticeECP3 DDR3 SDRAMコントローラのブロック図を次に示します。

DDR3 SDRAMコントローラIPコアブロック図

DDR3 SDRAMコントローラは、LatticeECP3 DDR3メモリインターフェイス・ブロック（I/Oモジュール）とクロック発生回路に接続され、DDR3メモリコンポーネントおよびDIMMとインターフェイスするための既製ソリューションが構成されています。コントローラに実装された多数の機能により、総合的なスループットが向上します。たとえば、コマンドパイプラインの実装によって、総合的なスループットが向上しています。このIPコアでは効率的なバンク管理技術が使用され、複数のバンクが並列管理されます。そのため、アクセス遅延が減少し、メモリ帯域幅が改善されます。

ソフトウェア・サポート

LatticeECP3 DDR3 SDRAMコントローラは、Lattice IPexpressツールを使用して生成できます。このGUIベースのツールでは、メモリコントローラのパラメータ（クロック速度、データバス幅、構成など）を指定してIPコアを生成できます。設計者はパラメータをGUIでカスタマイズできます。たとえば、メモリタイミング・パラメータを変化させながら、SDRAMコントローラを再生成することができます。このIPコア以外にも、シミュレーションモジュールとテストベンチが用意されており、設計したものを基板上に実装する前にテストできます。デモパッケージを利用すると、LatticeECP3 I/Oプロトコルボード [EN]を使用してDDR3 SDRAMコントローラの動作を確認できます。

その他の情報

DDR3 SDRAMコントローラIPコアの詳細については、ラティスのウェブサイト [EN]をご覧になるか、お近くのラティス販売代理店までお問い合わせください。