ラティスNEWS 2009年2月

新製品LatticeECP3：業界で現行最少電力で高価値のFPGA

SERDES対応のLatticeECP3は価格と消費電力が競合デバイスの半分程度

LatticeECP3は超低消費電力でコスト最適化された65nmプロセスで製造され、高価値を持つLatticeECP (Economy Plus) FPGA アーキテクチャの第3世代品です。これまでのLatticeECP2M, と同様、LatticeECP3ファミリは今回もミッドレンジの価値ベースFPGAを再定義します。LatticeECP3はコストを低減し、かつ同等のSERDES対応FPGAと比べてスタティック消費電力を約80%、総消費電力は約50%削減します。

特　長

LatticeECP3 FPGAファミリは、無線インフラストラクチャ、有線アクセス系機器、ビデオ、イメージングなど、大量生産されるコストと消費電力要件の厳しいアプリケーションの展開に最適です。このファミリが持つ特長は次のとおりです。

• 17K LUT～149K LUTの論理規模と、最大586のユーザI/O。
• 最大6.8Mビットの内蔵メモリ。
• XAUIジッタ規格に適合し、SERDESチャネルごとに複数プロトコルの混在が可能な3.2Gbps SERDES。対応プロトコルはPCI Express、CPRI、OBSAI、XAUI、Serial RapidIO、GbEなど。
• SERDES / PCSブロックは、RRH (Remote Radio Head)接続の無線基地局で採用されている、低遅延偏差のCPRIリンクが可能な設計。
• SMPTEシリアル・デジタル・インターフェイス規格に準拠し、各SERDESチャネルで個別に3G- / HD- / SD-SDI規格に対応できる前例のない機能。トリプルレートのサポートはオーバーサンプリング技法を用いないため、消費電力は最小限。
• DSPスライスごとに、400MHz以上で動作する36x36までの乗算およびアキュムレート・ブロック。
• FPGAロジック実装上の性能ボトルネックにならない、従属接続可能なDSPスライスで多ビットALUと加算器ツリー機能を実装可能。高性能RF、ベースバンド、および画像の各信号処理に最適。
• リード/ライト・レベリングを内蔵した800Mbps DDR3メモリ・インターフェイス。
• 入力遅延ブロックを持つ1Gbps LVDS I/Oにより、高性能ADCおよびDACとのインターフェイスが可能。

LatticeECP3ブロック図

ソフトウェア・サポート

LatticeECP3 FPGAファミリは、ispLEVER設計ツールスイート・バージョン7.2 SP1でサポートされます。ispLEVERは最新のラティスFPGA製品用のフラグシップ設計環境です。プロジェクト管理、IP集積、設計プランニング、配置配線、インシステム・ロジック解析など、すべての設計作業用に強力なツールが備わっています。ispLEVERソフトウェアはCD-ROMおよびDVDで提供され、Windows、UNIX、Linuxの各プラットフォーム用があります。ispLEVER設計ツールスイートには、サポートされるすべてのOS用としてSynopsys社のSynplify Pro論理合成ツール、およびWindows用としてAldec社のActive-HDL Lattice Edition論理シミュレータが含まれています。

その他の情報

LatticeECP3 FPGAファミリの詳細については、ラティスのWebサイトをご覧になるか、お近くのラティス販売代理店までお問い合わせください。