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 ラティスとPraesum Communications社が共同で、Serial RapidIO 2.1対応で業界初の低コストFPGAを発表
RapidIO相互接続アーキテクチャは業界標準のパケットベースの接続技術で、NPU (Network Processing Unit)、CPU (Central Processing Unit)、およびDSP (Digital Signal Processor)間に、信頼性が高く高性能な相互接続を提供します。Serial RapidIOでは、チップ間、ボード間、およびシステム間の通信が可能となり、そのターゲットとなっているのはネットワーク、組み込み、およびストレージの各市場です。RapidIOは無線インフラストラクチャ・アプリケーションで幅広く採用されており、ベースバンド処理においてDSPクラスタの相互接続で主に使用されています。以前は、このようなアプリケーションでは高価で高級なFPGAに頼っていました。
11月23日、ラティスとPraesum Communications社は、LatticeECP3 FPGAファミリ用Serial RapidIO 2.1エンドポイントソフトIPコア [EN]の出荷を発表しました。このコアは、レーン速度が最大3.125Gbpsの1x、2x、および4xのコンフィグレーションをサポートし、低コストで低電力のプログラマブルSRIOソリューションを業界に提供します。ラティスは、Praesum社からこのIPコアのライセンスを受け、Serial RapidIO IPコアの使用とサブライセンス提供に関する権利を獲得したことも発表しました。
Serial RapidIO 2.1コアとLatticeECP3 FPGAを組み合わせると、お客様は性能やコストを犠牲にすることなく、3G、LTE、およびWiMAX用の低電力インフラストラクチャを開発できます。Serial RapidIO 2.1コアと、低遅延偏差CPRIおよびGbE/SGMIIなどの他のラティスIPコアによって、無線インフラストラクチャ・アプリケーションをサポートする総合的なIPスイートが構成されます。
Serial RapidIO 2.1 IPコアについて
Praesum Communications社は、RapidIOのスイッチング、ブリッジング、およびエンドポイントIPのリーダーです。同社の小型Serial RapidIO 2.1 IPコアは、プロセッサのブリッジ、制御プレーン・インターフェイス、および従来のインターフェイスへのブリッジ機能に使用できます。
 LatticeECP3のSerial RapidIO 2.1サポートの階層図
Serial RapidIO 2.1 IPコアの中心アーキテクチャには、次の特長があります。
- 1x、2x、4xレーンのコンフィグレーションが可能
- 最大3.125Gbps
- 物理層、トランスポート層、保守トランザクション処理、およびエラー管理拡張を実装
- 外部の論理層機能に対するインフラストラクチャ・サポートにより、非常に高い柔軟性を提供
- アプリケーションにとって重要な論理層機能を選択可能
- 論理層機能とシステムの他の部分との相互関係を選択可能 ～ SOCバスまたはストリーミング・インターフェイス
- ドアベルやメッセージなど、制御プレーン指向の機能のソフトウェア実装をサポート
- バージョン1.3仕様との下位互換性
その他の情報
Serial RapidIO 2.1 IPコアに関するその他の詳細情報についてはラティスのウェブサイト [EN]をご確認下さい。
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