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ラティスNEWS 2010年1月

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新しい開発ボードでispClock5400Dを迅速に評価

新しいispClock5400D評価ボードは、ispClock5406Dインシステム差動クロック分配デバイスの性能・特性を評価するための、使いやすく低コストのプラットフォームです。このボードでは、6系統あるispClock5406Dの出力バンクの2つにアクセスでき、基準クロック入力、フィードバック入力、同軸またはバナナジャックの電源ソケット、JTAGおよびI2C用ピンヘッダが用意されています。評価ボードパッケージには、クイックスタートガイド、ユーザーズガイド、汎用電源、およびラティスispDOWNLOADケーブル(HW-USBN-2A)が付属しています。

 

ispClock5406D Evaluation Board

ispClock5400D評価ボード

 

この評価ボードは、スタンドアロンで使用してispClock5406Dデバイスの性能とインシステム・プログラマビリティを確認することも、以下のLatticeECP3 FPGA評価ボードのコンパニオンボードおよびクロック源として使用することもできます。

それぞれのLatticeECP3評価ボードの詳細、デモ、および資料については、ラティスのウェブサイトをご覧ください。

デモ設計

ispClock5406Dデバイスの主要なアプリケーションを鮮明にする、3つのデモ設計が用意されています。

第1のデモは工場出荷時にプログラム済みで、ジッタ性能と、デバイスのI2Cインターフェイスを介してインシステムで時間および位相スキュー調整を示すものです。デジタルテスト装置とSMAケーブル(付属しません)を使用することで、クロック出力特性も確認できます。

その他のデモは、このボードをLatticeECP3 SPBおよびVPB両評価ボードの、ビデオ用またはSERDES基準クロックとして使用する場合に必要な、装置接続とプログラミングを示すものです。これらのデモは簡単に変更でき、他のクロック分配およびバッファリングのシナリオに使用できます。

ispClock5400Dデバイスファミリについて

ispClock5406DおよびispClock5410Dは、高性能通信およびコンピューティング・アプリケーション用に設計された、インシステム・プログラマブル差動クロック分配ICです。ispClock5400Dファミリでは、CleanClock超低位相ノイズの第3世代PLLが採用されています。FlexiClockの出力部は、マルチロジック規格とデュアルスキュー制御機能をサポートしています。

評価ボードには、クロック分配アプリケーションで使用される、インシステム・プログラマブル・ゼロ遅延ユニバーサル・ファンアウト・バッファを持つ、ispClock5406Dデバイスが採用されています。オンボードのispClock5406Dは6出力のクロック分配ICです。差動超低ノイズスキュー出力は、グループごとに2つのバンクにまとめられています。各バンクは、さまざまなI/O規格(LVDS、LVPECL、HSTL、SSTL、HCSL、MLVDS)および出力周波数をサポートするよう、個別にコンフィグレーションできます。また、出力ごとに位相および時間スキューを個別にプログラム可能です。ispClock5400Dのすべてのコンフィグレーション情報は、不揮発性E2CMOSメモリにオンチップで格納されます。

価格および入手性

ispClock5400D評価ボード(PACCLK5406D-S-EVN)は、ラティスのオンラインストアから169ドルで購入できます。

ispClock5400D評価ボードの詳細については、ラティスのウェブサイトをご覧ください。