ラティスNEWS 2010年1月

ファミリで最大規模のLatticeECP3-150 FPGAの量産開始

ラティスは11月16日、各賞を受賞した高価値、低電力のLatticeECP3ミッドレンジFPGAファミリで最大規模のLatticeECP3-150が社内の信頼性検証を完了し、量産が開始されたことを発表しました。

機能:

• 複雑なデザインを実装できる149K LUT4ロジック
• 230Mbpsから3.2Gbpsまでのデータレートに対応する最大16チャネルのSERDES
• 6.8Mbitの組み込みメモリと303Kbitの分散メモリ
• 320の18b×18b乗算器と強力な54ビットのALU動作ができる従属接続可能なDSPアーキテクチャ
• PLLが10基とDLL (Digital PLL)が2基
• 最大586本のI/O。多様なインターフェイスに対応するプログラマブルsysIOバッファ
• 入力遅延ブロックのある1Gbps LVDS I/Oは高性能なADC/DACとのインターフェイスが可能
• 低コストのワイヤボンド・パッケージ

これらの先進の機能で、LatticeECP3-150 FPGAはMIMOベースのRFアンテナソリューションなど、非常に複雑で集積化されている無線Remote Radio Heads (RRH) [EN]に理想的です。また無線アクセス系開発者に対しては、従来にない高密度、低コスト、低消費電力のイーサネット、SONET、およびPCI Expressソリューションを、FPGA業界で最も低コストポイントとパワー実装面積比で提供します。

LatticeECP3ブロック図

IPコア

設計者が市場投入までの開発時間を短縮する手助けとなる広範囲のソリューションがラティスとそのパートナーから入手できます。これらさまざまな知的所有権(IP)コアには以下が含まれます：シリアル通信用にはCrest Factor Reduction (CFR) [EN], Digital Pre-Distortion (DPD) [EN], Serial RapidIO 2.1 [EN], CPRI, OBSAI, XAUI, SGMII/Gigabit Ethernet [EN], PCI Express and SMPTE Tri-Rate SDI [EN] for serial connectivity, FIR Filters [EN], FFT [EN], Reed-Solomon Encoders / Decoders, CORDIC [EN], CIC [EN]及びNCO、さらにはメモリインターフェイスと接続性のためのIPなどです。

設計ツールサポート

LatticeECP3 FPGAファミリはispLEVERデザインツール・スイートによってサポートされ、最新バージョンは8.0です。ispLEVERツールスイートはラティスFPGA製品用の主要設計環境です。これにはプロジェクト管理、IPの集積、設計プラニング、消費電力解析、配置配線、オンチップ・ロジアナ機能、およびその他の設計作業に対応する完全で強力なツールをすべて含んでいます。

より詳細な情報

その他のLatticeECP3 FPGAファミリに関する情報は、ラティスのウェブサイトをご覧になるか、お近くのラティス販売代理店までお問い合わせ下さい。