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 ラティスがSERDES Framer Interface, Level 5（SFI-5）IPコアを発表
ラティスは、40 Gbps SERDES Framer Interface, Level 5（SFI-5）IPコア [EN] が実装されたLatticeSC/M FPGA ファミリを発表しました。この発表されたIPは、ラティスのお客様に無償で提供されます。
SFI-5規格は、内蔵されたトランシーバとの相互動作をサポートし、ハイパフォーマンスな光通信アプリケーション用の40 Gbpsインターフェイスを提供します。SFI-5仕様は、伝送エラー訂正（FEC）とフレーマとの間の相互動作を確保するためのチップ間、および業界最先端の光トランスポンダ・デバイスとチップとの間の規格です。SFI-5インターフェイスは、複数のチャネルに並列にデータを送信し、各チャネルはトランスミッタとレシーバの間で異なるスキューが発生します。SFI-5レシーバは、すべてのチャネルで受信したデータを、最大の遅延が発生したチャネルに合わせて遅延します。これにより、チャネル間のスキューのばらつきが排除されます。
ラティスSFI-5 IPコアは、Optical Interworking Forum Implementation Agreement OIF-SFI5-01.02. に従って設計されています。データパスでは17のSERDESトランシーバが使用され、1704ボールfcBGAパッケージのLatticeSC80およびLatticeSC115 FPGAが用意されています。
ラティスSFI-5 IPコアのハイレベル機能は、次のとおりです。
- 受信ブロックには、デマルチプレクサ・ブロックとフレーミングコントローラ・ブロックを内蔵
- 伝送管理には、デスキューコントローラとフレーミングコントローラ・ブロックを内蔵
- 管理インターフェイスによってRXLOF、RXOOA、TXOOA、アラームを実装および発生
- 256ビットの外部インターフェイス
- デスキューチャネル・フレーマをロック状態にするかどうかを決める、フレーミングエラーの許容数を選択するためのユーザ選択可能なパラメータ
参照デザイン
IPパッケージに含まれる参照デザインでは、LatticeSC SFI-5評価ボードを使用したハードウェア評価が可能です。この参照デザインでは、Lattice Reveal Logic Analyzerを使用して回路動作を監視します。
評価ボード
Lattice SFI-5ソリューションの試験にはLatticeSC SFI-5評価ボード を使用できます。SFI-5のハードウェア相互動作は、Finisar 40Gトランスポンダを使用して実現されています。
その他の情報
SFI-5 IPコアの詳細については、ラティスセミコンダクターのWebサイト [EN] をご覧になるか、お近くのラティスセミコンダクター販売代理店までお問い合わせください。
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