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ラティスNEWS 2008年12月

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ispClock5300S：革新的なPCBクロック分配


同期デジタルシステムにおいて、クロックは最も重要な基本信号です。クロックネットワークまたはクロックツリーは最速の信号を伝達し、そのシステム内で最も高い負荷がかかります。その結果、クロックツリーのレイアウトでは、信号品位、レイアウト、トレース・インピーダンス、およびトレース長に関して特別な注意が必要になります。タイミング問題に対応するだけのために、基板が再設計されることも珍しくありません。

PCBのクロックネットワークの信頼性を向上するためには、さまざまなクロック分配方法を使用することができます。この資料では、ディスクリート部品ICを使用した従来の方法と、クロック分配を容易にし、システムコストを低減可能な、ispClock5300S などの新しいプログラマブルデバイスとを比較します。各シナリオを示す例としては、CPU/マイクロプロセッサ/DSPの基板を使用します。

クロックネットワークには、クロック周波数源セクションと、クロック分配セクションという2つのセクションがあります。クロック周波数源には、水晶発振器と、クロックシンセサイザによるクロックゼネレータがあります。クロック分配セクションでは、ファンアウト・バッファ（FOB）とゼロ遅延バッファ（ZDB）という、2種類のクロック分配バッファが使用されます。FOB ICは、入力クロックの複数のコピーを出力します。オンチップの複数の出力バッファを使用し、入力クロックを再バッファリングして出力クロックをドライブします。FOBでは、入力クロックから出力クロックに伝播遅延が発生します。一方ZDB ICには、PLLアナログ回路とファンアウト・バッファが内蔵されています。PLLを使用して入力から出力への伝播遅延が解消されるため、ゼロ遅延バッファと名付けられています。

多くのタイプの既製品が存在し、特定の設計条件に対応するディスクリートFOB ICおよびZDB ICを、多くのベンダから入手可能です。FOBまたはZDB ICを選択するうえでの重要な機能には、次のようなものがあります。

  • 出力数
  • I/Oロジック・インターフェイスのタイプ、電圧とドライブのレベル
  • タイミング量
    • 伝播遅延時間
    • 出力ジッタ
    • 出力スキュー
    • デバイス間伝播遅延差分

通常は、回路基板ごとに特有のZDBやFOB ICの組み合わせで、クロックネットワークを実装する必要があります。その結果、複数のカードを持つシステムでは多数のクロック分配ICが必要になります。

クロック分配の例：既製品のFOBおよびZDB ICの使用

次の図は、2つのクロックネットのあるマイクロプロセッサ基板を示しています。第1のクロックネットはマイクロプロセッサと周辺回路を接続し、厳密なセットアップ/ホールド要件があります。入力から出力までの最悪ケースの伝播遅延をマスクするために、ZDB ICが利用されます。第2のクロックネットは、オンボード発振器と他のデバイスを接続するものです。この場合、クロックラインはFOB ICによってバッファリングされ、適切な電圧レベルとドライブ力が確保されます。

ZDB ICが使用される、マイクロプロセッサから周辺回路へのクロックネットワークでは、クロックが同時にすべての周辺ICに伝達される必要があります。ZDBは、最長のクロック接続における遅延効果を効果的に解消しますが、短い接続ではホールド時間に違反する可能性があります。等長補正を行うため、各周辺ICにクロックトレースが追加されています。クロックトレースの長さは、ZDB ICとZDB ICから最も遠い周辺ICとの間の距離で決定されます。ZDBに近い周辺ICのクロックトレースは、複数回折り返すことで（トレースの蛇行）必要以上の長さのトレースがレイアウトされます。隣接する折り返し部との間のトレース間隔は、クロック周波数で決まります。ただし、回路基板サイズを節約するために折り返し部のトレース間隔を狭くしすぎると、クロック信号がトレースに沿って流れずに、隣接する折り返し部に電磁波として飛び込んでしまいます。

 

ispClock figure 1

従来のFOBとZDB ICを使用したクロック分配ネットワーク

 

ZDBドライブの各出力では、終端抵抗器を通じてクロックトレースをドライブします。これは、出力インピーダンスをトレースのインピーダンスと一致させるためのものです。このような終端抵抗器は基板上でスペースをとり、コストを上昇させます。

FOB ICは、発振器のクロック源を分配するために使用されます。このネットワークのタイミング要件は、非常に緩やかなものになります。この場合は、入力から出力への伝播遅延時間も、受信側ICへのクロックエッジの到達時間も重要ではありません。また、FOBから各ICへのクロック経路のトレース長を同一にする必要がありません。ただし、トレース・インピーダンスとFOBドライバの出力インピーダンスとを一致させるための、終端抵抗器は必要です。

アプリケーションによっては、さまざまなロジック・インターフェイス（CMOS 3.3V、CMOS 1.8V）を使用してクロックを分配する必要があります。その場合は、2つのFOB/ZDB ICを使用して同一クロックを分配する設計が必要になることがあります。クロックエッジが受信側ICに同時に到達する設計になっている場合は、デバイスの選択が難しくなります。

ZDBおよびFOB ICを使用すると、クロック回路の性能が向上し、さまざまな信号規格を接続できるようになりますが、コンポーネント、アセンブリ作業、基板スペースの増加によってシステム全体のコストが上昇します。ZDBおよびFOB ICは試験が難しいという、隠れたコストもあります。

一般的に、製造中の回路基板試験ではJTAG 1149.1バウンダリスキャン規格が使用されます。試験の対象範囲は、バウンダリスキャン機能をサポートする基板上のIC数によって決まります。ほとんどのディスクリート・クロックICは、JTAGインターフェイスをサポートしていません。その結果、設計者はPLDを使用したり、バウンダリスキャン試験時にクロックネットワークを通じてASICまたはCPUの未使用ピンに接続するなどの、間接的なバウンダリスキャン方法を用意する必要があります。

ディスクリートZDBおよびFOB ICのデメリット

従来の既製品のディスクリートFOB/ZDB ICを使用することのデメリットには、次のものがあります。

  • システム内のほぼすべての基板に固有のクロック分配ICが必要なため、部品点数が増加します。その結果、在庫および在庫管理のコストが上昇します。
  • トレースの蛇行と外付けの終端抵抗器を収容するため、必要な基板サイズが増加します。
  • ICのセットアップおよびホールド時間と設計値とのずれや、トレース蛇行の誤りによるずれを補正するため、基板の再設計が必要になることがあります。
  • ディスクリートZDB/FOB ICによってバウンダリスキャンをサポートするため、基板が複雑になります
  • クロックネットワークに複数のロジック・インターフェイスが必要な場合は（クロックICのカスケード接続や、2つのICを使用した同一クロックの分配など）、タイミングを近づけることが非常に困難です。

プログラマブル・クロックIC

プログラマブル・クロックICにおける最近の技術革新は、ZDB、FOB、およびJTAG試験機能の内蔵による、柔軟なソリューションの作成と、システム全体のコスト削減です。ラティスのispClock5300Sプログラマブル・クロックICでは、上記のディスクリート構成の欠点に悩まされることがありません。

ispClock5300Sのアーキテクチャ

ispClock5300Sは、最大20のZDB/FOB ICを効率よく内蔵し、ロジックタイプ、終端、スルーレート、およびスキューに応じて構成可能なプログラマブル出力を使用して、クロックを分配できます。ispClock5300Sデバイスのすべてのクロック出力は、ゼロ遅延バッファ出力としても、ファンアウト・バッファ出力としても構成できます。JTAGインターフェイスは、特定のアプリケーションおよびバウンダリスキャン機能の要件に適合する、システム内プログラミングを提供します。

ispClock5300Sファミリには、出力が4、8、12、16、および20という5種類のデバイスがあります。この5種類は、すべてアーキテクチャと仕様が同一です。違いは出力数だけです

次の図は、ispClock5300Sデバイスのブロック図を示しています。すべてのクロック出力は、図の右側に示されています。各出力のプログラマブルな終端は、外付け抵抗器を使用することなく、トレースのインピーダンスに合わせて設定できます。ispClock5300Sの出力部は、出力ロジックタイプをそれぞれLVCMOS（3.3、2.5、1.8V）、LVTTL、SSTL、またはHSTLに構成可能なため、ユニバーサル・ファンアウト・バッファと呼ばれます。各出力のクロック源としては、内部PLLと基準クロック入力のどちらも可能で、スイッチマトリクスによって制御されます。PLLをクロック源とする場合は、スキュー制御ブロックを使用して出力クロックを遅延できます。出力スイッチマトリクスには、出力と入力との間の相互接続に複数のパスが用意されています。図に示すように、任意の出力を次のいずれか1つに接続することができます。

  • ゼロ遅延クロック出力を提供するPLLのいずれかの分周期のクロック出力
  • 基準入力への直接接続（同一クロックがPLLに接続されている場合も含む）
  • PLLに接続されていない基準入力への直接接続

 

ispClock figure 2

ispClock5300Sのアーキテクチャ

 

ispClock5300Sデバイスは、3つの5ビット・オンチップ出力カウンタを使用して、1つの基準周波数から最大3つのクロック周波数の発生をサポートしています。ハイパフォーマンスなユニバーサル・ファンアウト・バッファのピン間スキューは、バンクおよび周波数に関係なく最大100 psです。最大サイクル間（ピーク間）出力ジッタは70 ps未満で、周期ジッタは12 ps（rms）未満です。各クロックネットの基準入力に対する出力スキューは、156 ps（リードまたはラグ）刻みで遅延を制御でき、トレースを蛇行させる必要性がほとんどありません。基準入力とユニバーサル・ファンアウト・バッファはどちらも、幅広い範囲の一般的なシングルエンド型ロジック規格（LVCMOS、LVTTL、HSTL、SSTL）をさまざまな電圧レベルでサポートします。この基準入力は、差動クロック入力ロジック規格もサポートします。入力終端と各出力の出力インピーダンスは、トレースのインピーダンスに合わせて個別に調整できるため、高い信号の一貫性を持つクロックネットが完成します。

クロック分配の例：ispClock5300Sの使用

次の図は、ispClock5300Sデバイスが単独でZDBおよびFOB ICの機能（上記の最初の図）を実行する様子を示しています。また、終端抵抗器がispClock5300Sデバイスに内蔵されているため、外付けの終端抵抗器は不要です。
 

ispClock figure 3

ispClock5300Sを使用したクロック分配ネットワーク


最初の図で、ZDB ICからのクロックトレースは蛇行させる必要があり、余分な基板スペースが使われます。それに対して、ispClock5300Sデバイスでは、最も近い周辺ICに供給されるクロックがプログラマブル・スキュー機能を使用して遅延されるため、クロックトレースの蛇行が不要です。プログラマブル・スキュー機能は、JTAGポートを使用してシステム内で変更することもでき、周辺ICごとのセットアップおよびホールド時間の変化を補正できます。

JTAGインターフェイスポートはispClock5300S ICのプログラムだけでなく、バウンダリスキャン機能のプログラムにも使用でき、製造時間を短縮できます。

クロック分配にispClock5300Sを使用することのメリット

クロック分配にispClock5300Sを使用することのメリットは、次のとおりです。

  • ispClock5300Sは、基板固有のクロック分配要件に合わせてプログラムできるため、幅広い範囲の回路基板で使用できます。
  • トレースを蛇行させる必要性が少なく、外付けの終端抵抗器も不要なため、回路基板のサイズが小さくなります。
  • 周辺ICのセットアップおよびホールド時間の変動をプログラマブル・スキュー機能で補正することで、基板の再設計を防止できます。
  • ispClock5300SデバイスはJTAGバウンダリスキャン機能をサポートしているため、製造時の基板試験に間接的な方法を使う必要がありません。
  • 複数のクロック分配ICをカスケード接続することで、各種のロジック・インターフェイスをサポートする必要がないため、ispClock5300Sを使用すると簡単にタイミングを近づけることができます。ispClock5300Sの各出力は、必要なロジック・インターフェイスに合わせてプログラムできます。

プログラマブル・クロックICではPCBクロックソリューションの標準化が容易

プログラマブル・クロックICを使用すると、システムエンジニアはPCBクロックソリューションを製品間で標準化できるようになります。ZDB、FOB、JTAGの各機能、およびさまざまな信号ドライバ・バッファを統合することで、ispClock5300SはPCBの再設計とコストを最小限に抑えます。

その他の情報

ispClock5300Sデバイスの詳細については、ラティスセミコンダクターWebサイト をご覧になるか、お近くのラティスセミコンダクター販売代理店までお問い合わせください。