April 2009

SOHO VOIP ソリューション: Intel/Lattice HSS - PCI Expressブリッジ

ラティスは、Intel®アーキテクチャ上で動作するSmall Office Home Office（SOHO）Voice Over IP（VOIP）プラットフォームであるCAP12-120向けの、低コスト・プログラマブルPCI Express - High Speed Serial（HSS）ブリッジの発売を発表しました。このブリッジ設計は、各賞を受賞したLatticeECP2M FPGAで実装されています。このソリューションは、LatticeECP2Mの低消費電力で高性能のSERDES、およびLattice PCI Express IPコアを利用しています。このシステムの対象は小規模オフィス市場（15～120名）で、ポートあたりのコストをかつてないレベルまで低減します。

このシステムは、VoiceCon 2008 カンファレンスでIntelが発表したもので、Intelから参照設計として提供されています。この参照設計用のデータベースはIntelから入手可能で、非常にわずかな料金でライセンス供与されます。

CAP12-120設計は、T1/E1データから従来のアナログPOTS電話接続までの、いくつかのI/Oタイプをサポートしています。

システムは、Linuxを実行するCeleronベースのPCマザーボードを中心とした、IntelのI/OチップセットにLatticeECP2M FPGAが接続されたアーキテクチャになっています。SLICカードを使用してアナログ電話回線がデジタル化され、データストリームがLattice FPGAに送信されます。Lattice FPGAがSLICカード間のトラフィックを収集してTDM化し、PCI Expressデータにパケット化してI/Oチップセットに渡します。音声CODECのトランスコードとエコー・キャンセルは、CeleronおよびPCサブシステムのソフトウェア（Trixbox）で行われます。

システムのブロック図を次に示します。

システムレベルのブロック図

CAP12-120設計には次の特長があります。

• デュアルHSS（High-Speed Serial）ポートが、最高8.192 MHz（128タイムスロット）のプログラマブル回線クロック速度で複数のTDMバス方式をサポート。
• 拡張バスを、最大16ビット・データバスおよび24ビット・アドレスバスで、発信をサポートする、Intel/Motorolaバスサイクル用の多重化または非多重化アドレス/データ・バスとして構成可能。
• SSP（Synchronous Serial Port）が、片方向あたり深さ16エントリで16ビット幅の、プロセッサが開始したデータ転送をサポート。読み取り動作と書き込み動作で、同一のPCIアドレスを共有。TI SSPまたはMotorola SPIプロトコルをサポートする、各種の外部デバイスにシームレスに接続。
• SPIフラッシュメモリとパラレル・フラッシュメモリという2種類の不揮発性メディアによる、ブートSRAMベースのFPGA。どちらの方法も、暗号化、デュアルブート、およびフィールド・アップグレードをサポート。
• 少論理規模デバイスでピン数が少なく、将来の拡張の余地を確保。
• デュアル・フィルタリングおよびバッファリング設計技術をHSSに適用することで、堅固で安定したシリアル・インターフェイスを実現。
• 内蔵ASIC SERDES/PCS、およびラティスが開発したPCI Express IPコアにより、高速で信頼性の高いPCI Expressリンクを保証。
• 17×17 mm、256ボールの小型fpBGAパッケージで提供。
• コア電源電圧は1.2 V。

その他の情報

Intel/Lattice CAP12-120ソリューションの詳細についてはラティスのプレスリリース [EN], Intelの Converged Application Platforms カタログ、および DSP Design Line のウェブサイトをご覧ください。